Timing Diagram Designer

작성 순서

1. 공통 시간축과 한 칸의 단위를 정합니다.
2. clock 또는 trigger를 기준 신호로 배치합니다.
3. 입력 안정 구간과 출력 응답 구간을 표시합니다.
4. 최소·최대 지연을 텍스트로 기록합니다.

실전 예제

SPI read라면 CS 하강, clock edge, MOSI command, MISO valid 순서를 분리합니다. 단순 High/Low만 그리지 말고 첫 bit가 어느 edge에서 변경되고 어느 edge에서 샘플되는지 CPOL/CPHA 조건을 함께 적습니다.

검증 기준

• 모든 신호가 같은 시간축을 공유하는지 확인합니다.
• edge와 level 조건을 혼동하지 않습니다.
• 비동기 입력에는 동기화 지연을 반영합니다.
• logic analyzer 측정과 나란히 비교합니다.

FAQ

그림만으로 절대 시간을 알 수 있나요? 단위와 축척이 없으면 순서만 표현합니다.

클럭 사이에 바로 바뀌어도 되나요? 수신기의 setup/hold 시간을 만족해야 합니다.

인터럽트 지연도 표시하나요? worst-case latency가 중요하면 범위 또는 별도 주석으로 기록합니다.

Workflow

1. Define the common time scale.
2. Add clock or trigger reference.
3. Mark input-stable and response windows.
4. Annotate minimum and maximum delay.

SPI example

Separate CS assertion, clock edges, MOSI command, and MISO validity. State CPOL/CPHA and which edge changes or samples each bit.

Verification

• Share one time axis.
• Distinguish edge from level.
• Include asynchronous synchronization delay.
• Compare with logic-analyzer captures.

FAQ

Absolute time from the drawing? Only when units and scale are defined.

Immediate clock-edge changes? Setup and hold still apply.